成膜プロセスとは
半導体デバイスの製造では、成膜プロセスは基盤となる基本プロセスの一つです。
デバイスの性能や信頼性は、基板上に形成される薄膜の種類・厚み・均一性に大きく依存します。
例えば金属配線の拡散を防ぐバリア膜などは、ごくわずかな厚みや欠陥の差が動作不良や寿命低下につながります。
こうした膜を正確かつ均一に形成するために、成膜プロセスは不可欠です。
成膜が必要とされる背景
半導体デバイスは、条件次第で電気を通したり遮断したりできる特性を利用して動作します。複数の素子を配線でつなぎ回路を形成しますが、高集積化に伴い配線は長く複雑になっていきます。すると平面上での面積の増大や抵抗増加、リーク電流、配線間の干渉などが問題になります。
これを解決するため、LSIでは配線を立体的に重ねる多層配線や積層構造が採用されます。これらの構造では、正確な接続と確実な絶縁が不可欠です。
そのため、基板表面に目的の物理的・電気的特性を持つ薄膜を設計通りに形成する成膜プロセスが重要な役割を果たします。
参考:
菅製作所「スパッタリングとは?原理・仕組み・種類・装置の選定までわかりやすく解説!」(https://agus.co.jp/?p=4506)
成膜プロセスと半導体デバイスの製造工程
料理では、切る・ゆでる・焼くといった調理方法(=プロセス)を、下ごしらえや仕上げといった調理の段階(=工程)の中で行います。
半導体製造も同じで、素子形成工程や配線形成工程といった大きな工程の中で、洗浄プロセス・熱処理プロセス・成膜プロセスなど、さまざまなプロセスが繰り返し行われます。
そのため成膜プロセスを理解するには、半導体デバイスの構造と工程全体の流れをおおまかに理解しておくことが重要です。
半導体デバイスの製造工程の全体像
半導体デバイスの製造工程は、大きく2つに分けられます。
1つはウエハ上にデバイスそのものを形成する前工程、もう1つはそのデバイスをパッケージ化する後工程です。

前工程をもう一掘り
前工程はさらに以下の3段階に分かれます。
- FEOL(Front End of Line):素子形成(ウエハ内部に電極を埋め込み、微細回路を形成)
- MOL(Middle of Line):素子と配線の接続部形成
- BEOL(Back End of Line):配線形成(ウエハ上に配線を形成)
以上が半導体製造工程の大まかな流れです。
ここで重要なのは、同じ成膜といっても、各工程ごとに求められる膜の機能や形状が異なる点です。
例えば、トランジスタのゲート部分には、わずか数ナノメートルの極薄な絶縁膜が必要です。これは、ゲート電圧でチャネルを正確に制御するために、超極薄(原子レベル)で均一な厚みが求められる膜です。
一方、配線全体を覆うバリア膜は、金属の拡散を防ぐために配線の側面や底面をすべて覆う必要があります。こちらはある程度の厚みがあってもよく、むしろ形状全体を漏れなく覆う「回り込みやすさ」が重要になります。
このように、工程ごとに膜の役割や求められる性能が異なるため、成膜法も使い分けられます。
機能別に見る
半導体デバイスで用いられる膜は、大きく2つの視点から分類できます。
1.電気的性質による分類
– 導体膜(電気を通す)
– 絶縁膜(電気を通さない)
– 半導体膜(条件次第で電気を通す/通さない)
2.製造工程における役割(機能)による分類
– バリア膜(拡散防止)
– パッシベーション膜(保護)
– 反射防止膜(光学調整)
実際には、この2つの分類が重なることも多くあります。
例えば、バリア膜は多くの場合絶縁性を持ちますが、導電性のバリア膜(例:Ru)も例外的に存在します。
そこで本稿ではこれらをまとめて機能膜として整理します。
半導体デバイスでは、導体膜・絶縁膜・バリア膜など多様な機能膜が使われます、
そしてそれぞれの膜は、目的や構造に応じて適した成膜法で形成されます。
成膜法の概要
そこで次に、半導体製造で用いられる代表的な成膜法を整理します。
成膜法を把握することで、なぜ特定の工程でその成膜法が選ばれるのかが理解しやすくなります。
(1) PVD(Physical Vapor Deposition)
原理: PVDは、ターゲット材料(主に固体)を加熱・衝撃・プラズマ中で気化させ、そのまま基板表面に堆積させる物理的な成膜方法です。代表的な手法にスパッタリング法であり、プラズマ化した不活性ガス(Arガスなど)のイオンをターゲットに衝突させ、原子や分子を叩き出して基板に堆積させます。

このほか、薄膜材料を真空中で加熱・蒸発させて堆積する蒸着法や、蒸着法をベースに、蒸発粒子をプラズマ化して基板に衝突させることで密着度を上げるイオンプレーティングなどもあります。
メリット: PVDは、反応性ガスを供給して化学反応を伴わない成膜方法で、ターゲット材料によって膜の組成はほぼ想定でき(TiならTi膜形成、など)、ターゲットを高純度化すれば、膜も高純度なものを得やすいです。また、基板表面の電位を変えたり、表面を物理的に処理することで、下地との密着性や膜質を物理的に改善することも可能です。
デメリット: その一方で、PVDは粒子の進行方向が直進的であり、側壁・底部に届きにくく、コンフォーマル性(段差被覆性)が低いのが課題です。段差被覆性とは、側壁や穴の底部まで均一に成膜できることであり、この性質は、高アスペクト比構造には不向きです。また、低温プロセスの場合、表面拡散が不十分で結晶構造が粗くピンホールができやすくなります。
真空との関係:PVDでは、基板への堆積までに叩き出されたターゲット材料が、他の粒子と衝突させずに基板まで届けることができるよう、高真空中のチャンバ内で行われます。
対応する機能膜: PVDは段差被覆性の点から、アスペクト比が低い構造であればバリア膜にもPVDでの成膜は可能です。一方で、高アスペクト比のバリア膜や絶縁膜には、より段差被覆性の高いCVDやALDが選ばれます。
っっvこうして成膜されるものには、例えば、Alスパッタ(Al配線)や、Ti/TiNスパッタ(密着層・バリア層)があります。
(2) CVD(Chemical Vapor Deposition)
原理: CVDは、薄膜の原料を気相で導入(precursor, 前駆体ガス)、基板表面に気相で運び、表面反応を起こして薄膜を生成する成膜法です。この化学反応を促進するエネルギー(熱・プラズマ・光など)により、熱CVD、CVD、光CVDなどの種類があります。代表的な手法のプラズマCVDは、プラズマによって反応性を高め、低温で成膜を行うCVD方式です。

メリット: CVDは、反応性ガスを供給し、基板表面での化学反応によって膜を生成するため、高アスペクト比構造でも均一な膜厚を得やすい傾向があります。この高い段差被覆性によって、側壁・底部まで均一な成膜が可能です。
また、化学反応を原料ガスの種類や反応条件(温度・圧力・ガス流量など)によって制御でき、反応経路や生成物が変わり、導体膜・絶縁膜・半導体膜など、性質の異なる多様な膜を作り分けられます。
デメリット: 一方で、例えば熱CVDでは高温が必要な場合が多く、熱に弱い基板や既存構造には適用が難しい場合があります(プラズマCVDはこうして生まれました)。さらに、化学反応に伴って副生成物が発生しやすく、装置内や基板表面に不純物が残留するリスクもあります。
対応する機能膜: CVDは段差被覆性が高く、原料ガスや反応条件を変えることで膜の性質を制御できるため、導体膜・絶縁膜・バリア層など、広く対応できます。
成膜例: Si₃N₄(パッシベーション膜、拡散バリア)W(タングステンプラグ)
(3) ALD(Atomic Layer Deposition)
原理: ALDは、基板表面での自己終端反応を利用し、1サイクル毎に原子層単位で成膜する方法です。
材料ガス(前駆体、precursor)を基板表面に供給し、表面の反応可能な部位だけに吸着させます。その後、不要なガスをパージし、次の反応ガスを導入して反応を進めます。
ここでいう「自己終端的」とは、表面の反応できる箇所だけが反応し、それが埋まった時点で自然に反応が止まる、という性質を指します。この性質により、1サイクルあたりの成膜量は原子層1層分で一定(非常に薄い、例:0.1nm)になり、成膜サイクルを1サイクルずつ増やすことで、膜厚が精密に制御できます。

メリット: 段差被覆性が極めて高く、高アスペクト比構造でも均一に成膜できます。膜厚制御精度も非常に高く、数nm以下の超薄膜でも均一な膜形成が可能です。
デメリット: 成膜速度が遅く、生産スループットはPCD, CVDに劣ります。
対応する機能膜: ALDは高精度な膜厚制御と高い段差被覆性を活かし、導体膜・絶縁膜・バリア膜など幅広い膜種に対応できます。特に、Cu配線の拡散バリア膜、High-kゲート絶縁膜、酸素・水分バリアなど、膜質の均一性と欠陥低減が求められる工程で威力を発揮します。
成膜例:高kゲート絶縁膜(HfO₂など)、Cu配線バリア(TaNなど)
補足
なお、半導体プロセスに頻出する酸化膜(例:ゲート酸化膜)は「膜」と名はついていますが、外部から材料を供給して薄膜を形成する「成膜」とは異なり、基板自体を酸化(変質)させて作る膜です。このため、PVD, CVDといった堆積型の成膜プロセスには含めず、酸化プロセスに含める成膜には含めない場合が多いです。
工程別の成膜プロセス
では、半導体デバイス製造工程のどこでこれらの成膜法が使用されているのでしょうか。前工程の、FEOL(素子形成)、MOL(接続形成)、BEOL(配線形成)ごとの具体的な成膜例をみていきます。
FEOL(素子形成)
FEOLは、トランジスタなどの素子を形成する工程です。トランジスタは、ゲート・ソース・ドレインという3つの電極からなり、ゲートがスイッチとして働くことでソースドレイン間の電流をオン/オフします。
ゲートは、チャネルと直接電気的に接続してしまうとスイッチの役割を果たせなくなるため、ゲート絶縁膜とゲート電極で構成されます。
ゲート絶縁膜
ゲート絶縁膜は電気を遮断する絶縁性を有するだけでなく、ゲート電極にかけた電圧を絶縁膜をはさんで静電的にチャネルに伝える役割もあります。そこで、ゲート絶縁膜には、絶縁体(誘電体)の成膜が必要です。
ここで実は、ゲート電極(導体)とチャネル(導体)との間にゲート絶縁膜(誘電体)が挟まれた状態は、コンデンサの構造と同じです。そのため、ゲート絶縁膜の材料には、この2つの導体の間に蓄えられた電荷量である結合容量(実質的には静電容量と同じ)が高くなる性質が求められます。静電容量が大きいほど、ゲート電極にかかる電圧を効率よくチャネルに伝えられるからです。
静電容量Cは、以下の式で表せます。
コンデンサ容量の式
C = εr · ε0 · A / d
- εr … 誘電率(絶縁膜の材質による)=k値
- ε0 … 真空の誘電率(約 8.854 × 10−12 F/m)
- A … 導体同士が向かい合う面積
- d … 導体間距離(絶縁膜の厚さ)
容量Cを大きくするには、Aを大きく、dを小さく、またはεr(k)を高くします。
材料には、従来のSiO2より、高誘電率のHigh-k材料(HfO₂など)などが使用されます。
ゲート電極
ゲート電極は電圧をかけて機能するため、導体膜である必要があります。
従来は、半導体であるシリコン(Si)の多結晶構造(ポリシリコン)に不純物をドーピングして導電性を持たせたものが使われてきました。
しかし微細化によりゲート酸化膜が極薄になると、ポリシリコン(ゲート電極)内で分極が起こり、ゲート酸化膜との界面に空乏層が形成されます。空乏層とは、キャリア(電子や正孔)がほとんど存在せず電荷を運べない領域です。このため、実際に電界をかけられる領域が減り、コンデンサとしての有効な膜厚dが大きくなったのと同じ状態になります。
静電容量Cは前述の式で表されるため、dが大きくなるとCが小さくなり、チャネルを電気的に制御する力が低下します。
こうした問題を避けるため、現在は自由電子が豊富で空乏層ができない金属(TiN, W)を用いた金属ゲートが主流医成っています。


MOL(接続形成)
MOLは、素子と配線または配線同士を電気的に接続する工程です。
そのため、コンタクトやビアと呼ばれる垂直方向の接続孔を形成し、導体膜で埋めます。この導体膜の材料には、WやCuなどが使われます。金属の拡散を防ぐためにTi/TiNなどのバリア層が必要で、さらにめっき成膜の下地としてシード層を形成します。素子と配線、配線と配線の間の接続を形成するためには、コンタクト・ビア形成が必要です。
これは回路形成のためなので導体膜の成膜が求められます。材料は、金属(WやCuなど)です。ただし、金属拡散を防止するためのバリア層にはTi/TiN、またシード層が必要です。

BEOL(配線)
BEOLは、素子上に配線を形成し、信号や電力を伝える経路を作る工程です。配線にはAl、Cu、W、Coなどの導体膜が用いられます。配線については、これまでの記事でまとめたので割愛します。
配線間や配線と基板の間には、絶縁を目的とした層間絶縁膜を形成します。層間絶縁膜の誘電率(k)が低いほど、配線間の静電容量は小さくなります(C=ε₀εᵣA/d)。静電容量を低減すると信号遅延やクロストークの抑制につながるため、BEOLではlow-k材料(SiOCなど)が多用されます。配線は、当然電気を通す回路形成なので、導体膜が必要となります。
配線に用いられてきた金属としては、Al、Cu、W 、Coがありますが、こちらでまとめたので省略します。
またこれ以外にも、層間絶縁膜があります。層間絶縁膜とは、素子基板と配線、配線と配線との間で電気的に絶縁する層のことです。ここでは、先ほどの静電容量の式に基づき誘電率(k)が低いほど配線間の容量が小さくなることが分かります。静電容量が小さくなるほどに信号の立ち上がりは速くなり、RC遅延が小さくなります。
このような性質を実現するには、SiO2のほか、Low-k材料、とりわけ多孔質Low-k材料が適切です。

参考:
前田和夫『はじめての半導体プロセス』技術評論社, 2011年
半導体プロセスのしくとビジネスがこれ1冊でしっかりわかる教科書、先端テクノロジー業界研究同好会著、技術評論社, 2025年
アイアール技術者教育研究所「《MOSFET/CMOS/JFET他》電界効果トランジスタの構造と仕組みがわかる!」
(https://engineer-education.com/semiconductor-basic_11_fet/)
株式会社菅製作所「スパッタリングとは?原理・仕組み・種類・装置の選定までわかりやすく解説!」
(https://agus.co.jp/?p=4506)
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