はじめに：見えないところに生じる「抵抗」
半導体の高密度化が進む中、回路設計におけるボトルネックとして「ビア抵抗（via resistance）」があります。これは、配線層間を上下方向にに接続する小さな導体「ビア」に生じる電気抵抗のことで、近年の極端な微細化によりその影響が無視できなくなってきています。
東京エレクトロンの明細書（US10490443B2）にも登場するこの「ビア抵抗」について、何が問題かを見てみます。選択的成膜に関する明細書の背景としてなぜこの点が言及されるのかについては、次回取り上げます。
ビアとは何か、なぜビア抵抗が問題になるのかをまとめます。
ビアとは？──配線を上下につなぐ「縦の道」
半導体チップ内部には、銅やアルミニウムの微細な配線が何層にも積み重なって形成されています。これらの層を上下に電気的に接続するために設けられる垂直方向の導通経路が「ビア（via）」です。
Interconnect Layers(Semiconductor Engineering)”
上図の左側を見ると、それぞれ異なる層に存在する金属配線（Metal line）（Level1, Level2）を垂直方向に接続する（ビア接続する）のがビアです。
配線層間の絶縁膜に形成した小さな穴（via hole）と、その穴から垂直方向に細長い（アスペクト比が高い）導通孔に埋め込んだ導体（通常はCuやW）で構成される構造（via plug）で、各層間の接続に用いられます。
なお、どの層を接続するかによる呼称のちがいがあり、基板上の素子（拡散層や電極）と最初の金属配線を接続するのがコンタクトプラグ、金属配線層間を縦に接続するのがビアプラグです。
導電層は文脈によって「配線層」としても機能するため、本図では併記している。
なぜビアに「抵抗」が生じるのか？
ビアの内部は金属で満たされており、電気がスムーズに流れるそうですが、ビアは単なる電気の通り道ではありません。微細構造ならではの問題が存在します。
主要な要因は、以下の３つです。
ビア断面積の微細化による抵抗増加
微細化の進行によって、ビア自体の断面積は極限まで小さくなり
抵抗 \( R \) は、長さ \( L \)、導電率 \( \sigma \)、断面積 \( A \) に対して、
\[ R = \frac{L}{\sigma A} \] という式でも表されます（\( \rho = \frac{1}{\sigma} \)）。
このように、ビアが微細化して断面積 ( A ) が小さくなると、抵抗値 ( R ) は大きくなる傾向があります。
ビアと配線の接合面のズレ
さらに、上層配線と下層配線をつなぐビアが横方向に正確に中心に配置されていない場合（misalignment）、配線とビアとの接触面積が減少し、電流が通る経路が狭くなります。
ダマシンプロセスでは、上層配線やビアの形状が先にパターニングされ、その中に導体が埋め込まれます。このため、上層配線とビアの接合部に位置ずれがあると、想定された接合が得られません。
具体的なイメージとしては、下層配線からは柱のように立ち上がったビアの上に、従来よりも細い上層配線が重ねられたような状態です。これは、積み木をずらして積んだときのように接触面積が小さくなってしまいます（＝微細化ｘずれ）。
電気量は基本的には変わらないため、局所的に電流密度が高くなり、結果として、ビア抵抗が上昇します。
材料界面での接触抵抗（contact resistance）
ビアは上下層の配線やシリコンなど異種材料との接合を担う構造で、その接合界面に接触抵抗が発生します。
これは何も材料同士の物性の違いだけによるものでもなく、表面粗さの違いや、メタル拡散層・酸化膜などの界面不純物が存在すればそれによっても変動します。こうして接合面に抵抗となるものがあると、電流が流れにくくなり、反応全体の大きなボトルネックになります。
このように、ビア抵抗の上昇には大きく3つの要因が関与します。
- ビア自体の断面積が微細化により小さくなることで、電気抵抗が物理的に増加する。
- ビアと配線との位置ずれ（misalignment）により、電流経路が狭まり、局所的な電流密度が上昇する。
- 異種材料の界面に生じる接触抵抗により、想定以上の抵抗成分が加わる。
これらの要因は単独でもビア抵抗を増加させますが、微細化が進んだ現在では複合的に作用し、ビア構造の信頼性や電気的特性のばらつきに深刻な影響を及ぼします。
このような背景から、ビア抵抗の制御は、次世代プロセス技術（例：選択的成膜やバリアレス接合）における重要な設計課題となっています。
明細書での言及
東京エレクトロンの明細書（US10490443B2）には、以下のような記述があります：
However, recently, miniaturization of semiconductor devices is progressing. Thus, according to miniaturization of a photolithography process, in some cases, a problem arises in that misalignment occurs in a connection portion of a contact portion of the damascene structure with the lower layer wiring, which increases a via resistance.
この部分は構造関係が捉えにくいのですが、以下のように解釈できます。
「しかし近年、半導体デバイスの微細化が進行している。このようなフォトリソグラフィ工程の微細化に伴い、場合によっては、ダマシン構造と下層配線部とのコンタクト部における接続部に位置ずれが生じる問題が起き、これによりビア抵抗が上昇する。」
ビア抵抗が”a”と冠詞付きになっていますが、通常はビア抵抗という現象を指す一般名詞的に扱うのが妥当かと思いますので、”a”は訳出していません。
また “connection portion of a contact portion” という表現はやや分かりにくいですが、先ほど位置ずれの箇所で確認したことを踏まえて読み直すと、
connection portion
of a contact portion
of the damascene structure
(with the lower layer wiring ）
「接続(connection)が成立しているコンタクト部」にミスアライメントが生じると接続面積が減少し、ビア抵抗が増加する、ということが明示したいための冗長表現なのかなと思います。ですがここは物理的に位置がずれていることが明確になれば、物理的接触と電気的接続の二段階で示すことは必ずしも必要ではないのかなと現時点では考えます。
参考：
「CMOS多層配線の高密度化を支えるビア電極の微細化」, EE Times Japan, 2016年10月14日
https://eetimes.itmedia.co.jp/ee/articles/1610/14/news031.html
“All About Interconnects”, Semiconductor Engineering
https://semiengineering.com/knowledge_centers/process/interconnect/
（参照日：2025年8月3日）
“Chemical Vapor Deposition of Tungsten”, Queen’s University Belfast
https://www.qub.ac.uk （アクセス日：2025年8月3日）
前田和夫『はじめての半導体プロセス』技術評論社, 2011年
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